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借助于网络搜索的26~41 GHz的锁相环设计 预览
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作者 耿新林 段誉 《电子产品世界》 2019年第2期81-83,共3页
本文基于TSMC65nm工艺设计出了一个高频宽带PLL,其中VCO模块采用双VCO架构、鉴频鉴相模块采用三态鉴频鉴相器与电荷泵架构、环路滤波器采用二阶低通无源滤波器、分频器模块采用整数N型架构。整个锁相环输出信号分辨率为100MHz,工作范围... 本文基于TSMC65nm工艺设计出了一个高频宽带PLL,其中VCO模块采用双VCO架构、鉴频鉴相模块采用三态鉴频鉴相器与电荷泵架构、环路滤波器采用二阶低通无源滤波器、分频器模块采用整数N型架构。整个锁相环输出信号分辨率为100MHz,工作范围覆盖26GHz-41GHz,且在28GHz相位噪声为-124.2dBc/Hz@10MHz。 展开更多
关键词 锁相环 宽带 高频
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