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基于FPGA的星载一体化高速数据复接器设计 预览
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作者 许志宏 董振兴 安军社 《电子设计工程》 2018年第5期184-188,193共6页
为了解决卫星有效栽荷种类不断增多和数据传输速率不断提高与卫星数据处理和传输能力不足之间的矛盾,提出了一种满足国际空间数据系统咨询委员会(CCSDS)建议的高级在轨系统(AOS)体制的高速数据复接器设计方案。该方案能够实现高速... 为了解决卫星有效栽荷种类不断增多和数据传输速率不断提高与卫星数据处理和传输能力不足之间的矛盾,提出了一种满足国际空间数据系统咨询委员会(CCSDS)建议的高级在轨系统(AOS)体制的高速数据复接器设计方案。该方案能够实现高速载荷数据接收合路、NAND flash大容量数据存储控制、数据复接,数据信道低密度奇偶校验编码(LDPC)等功能。设计过程中对电路进行优化。实现了高速并行数据处理和高可靠性目标。通过FPGA的原型验证,本方案设计合理,性能指标能够满足未来卫星栽荷数据处理要求。 展开更多
关键词 CCSDS 大容量存储 复接器 LDPC编码 FPGA
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Partial Parallel Encoding and Algorithmic Construction of Non-Binary Structured IRA Codes 预览
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作者 Wojciech Sulek Marcin Kucharczyk 《中国通信:英文版》 SCIE CSCD 2016年第8期103-116,共14页
The non-binary(NB) Irregular Repeat Accumulate(IRA) codes, as a subclass of NB LDPC codes, potentially have an excellent error-correcting performance. They are also known to provide linear complexity of encoding, but ... The non-binary(NB) Irregular Repeat Accumulate(IRA) codes, as a subclass of NB LDPC codes, potentially have an excellent error-correcting performance. They are also known to provide linear complexity of encoding, but the basic encoding method with the serial rate-1 accumulator significantly limits the encoder throughput. Then the objective of the research presented in this paper is to develop an encoding method pro- viding significantly increased throughput of an NB-IRA encoder altogether with a flexible code construction methods for the structured(S-NB-IRA) codes eligible for the proposed encoding method. For this purpose, we reformulate the classic encoding algorithm to fit into the partial parallel encoder architecture. We propose the S-NB-IRA encoder block diagram and show that its estimated throughput is proportional to the submatrix size of the parity check matrix, which guarantees a wide complexity- throughput tradeoff. Then, in order to facilitate the S-NB-IRA coding systems design, we present a computer search algorithm for the construction of good S-NB-IRA codes. The algorithm aims at optimizing the code graph topology along with selecting an appropriate non-binary elements in the parity check matrix. Numerical results show that the constructed S-NB-IRA codes significantly outperform the binary IRA and S-IRA codes, while their performance is similar to the best unstructured NB-LDPC codes. 展开更多
关键词 channel coding LDPC codes non-binary LDPC IRA codes LDPC encoding LDPC encoder design
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面向IEEE802.16e的高效LDPC编码器设计 预览
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作者 李书洋 胡剑浩 陈杰男 《电视技术》 北大核心 2012年第21期128-131,共4页
基于矩阵乘法的高斯消元法提出了一种通用的LDPC编码器结构,该结构使用移位寄存器和简单的选线实现了复杂的矩阵向量相乘运算并且不需要存储庞大的校验矩阵。然后根据IEEE802.16e标准中对校验矩阵的定义,利用FPGA实现了编码器的硬件... 基于矩阵乘法的高斯消元法提出了一种通用的LDPC编码器结构,该结构使用移位寄存器和简单的选线实现了复杂的矩阵向量相乘运算并且不需要存储庞大的校验矩阵。然后根据IEEE802.16e标准中对校验矩阵的定义,利用FPGA实现了编码器的硬件结构,并且由仿真结果可知这种LDPC编码器结构降低了逻辑资源开销,提高了编码速度。 展开更多
关键词 LDPC编码 高斯消元法 移位寄存器 IEEE 802.16e
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基于FPGA的DVB-S2 LDPC编码器的设计与实现 预览 被引量:2
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作者 王延鹏 潘申富 杨宏伟 《无线电工程》 2015年第3期30-33,共4页
低密度奇偶校验码(LDPC)由于具有极其出色的比特纠错性能而被第2代卫星数字视频广播标准(DVB-S2)所采用。为满足宽带多媒体系统高吞率的应用需求,针对DVB-S2标准提供的LDPC码字结构,提出了利用FPGA上的RAM存储单元存储校验比特的方... 低密度奇偶校验码(LDPC)由于具有极其出色的比特纠错性能而被第2代卫星数字视频广播标准(DVB-S2)所采用。为满足宽带多媒体系统高吞率的应用需求,针对DVB-S2标准提供的LDPC码字结构,提出了利用FPGA上的RAM存储单元存储校验比特的方法,校验比特计算模块采用部分并行计算结构,据此设计了基于FPGA的LDPC编码器实现方案。该方案已经在EP3C120F484I7 CycloneⅢAtera FPGA上实现,经过测试吞吐量可达2.6 Gb/s。 展开更多
关键词 DVB-S2标准 LDPC编码器 宽带多媒体卫星系统 FPGA
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星地高速数传系统LDPC编码器ASIC集成芯片设计 预览 被引量:3
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作者 张浩 殷柳国 《宇航学报》 EI CSCD 北大核心 2015年第1期96-102,共7页
面向高分辨率对地观测卫星的高速数传应用需求,提出了一种低实现复杂度、多码率融合的LDPC并行编码结构,以及采用该结构的编码器芯片设计方案。基于TSMC 130 nm CMOS标准单元库,该编码器芯片在200 MHz时钟下能够达到1.6 Gbps的吞吐率,... 面向高分辨率对地观测卫星的高速数传应用需求,提出了一种低实现复杂度、多码率融合的LDPC并行编码结构,以及采用该结构的编码器芯片设计方案。基于TSMC 130 nm CMOS标准单元库,该编码器芯片在200 MHz时钟下能够达到1.6 Gbps的吞吐率,硅片面积为5.495 mm2,功耗仅为184.3 m W。与传统结构设计的相同吞吐率的LDPC编码器芯片相比,本文方案可以将存储空间需求降至传统结构的18.52%,硅片面积和功耗分别下降至传统结构的20.3%和83.3%,非常适用于超高速星上通信应用。 展开更多
关键词 卫星通信 LDPC编码器 多码率融合 集成芯片设计
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雷达通信一体化技术 预览
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作者 韩晓娱 刘会红 张晖 《无线电通信技术》 2019年第2期128-132,共5页
雷达通信一体化设计是雷达系统和通信系统的有机结合及资源共享。一体化系统的设计包括传输体制设计、突发解调算法设计和高效纠错编译码技术。针对雷达天线孔径特点,设计了一种基于雷达脉冲体制特点的突发通信体制,符号速率达到150Msps... 雷达通信一体化设计是雷达系统和通信系统的有机结合及资源共享。一体化系统的设计包括传输体制设计、突发解调算法设计和高效纠错编译码技术。针对雷达天线孔径特点,设计了一种基于雷达脉冲体制特点的突发通信体制,符号速率达到150Msps,提出基于数据辅助的信号快速检测、定时估计算法和基于数据辅助的载波恢复算法,完成解调方案设计,开展编码器校验矩阵构造设计及译码并行算法设计,译码速率超过150MHz。各项技术进行了算法仿真、软件设计及平台验证,实现了突发速率150Msps的通信系统收发,对利用雷达系统进行通信及数据传输提出了一种可行方案。 展开更多
关键词 波形设计 LDPC编译码 载波同步 并行处理
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符合CCSDS标准的动态可重构LDPC编码器的FPGA设计 预览
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作者 邱鹏文 柏鹏 李明阳 《电视技术》 北大核心 2012年第21期59-62,70共5页
CCSDS标准的LDPC生成矩阵具有分块循环特征,并且各种码率的生成矩阵的校验部分都可以分解为8×x的形式,提出利用CCSDS标准的LDPC的特点设计动态可重构LDPC编码器。首先提出了LDPC编码器码速率重构的4种模型,然后分析了功能重构... CCSDS标准的LDPC生成矩阵具有分块循环特征,并且各种码率的生成矩阵的校验部分都可以分解为8×x的形式,提出利用CCSDS标准的LDPC的特点设计动态可重构LDPC编码器。首先提出了LDPC编码器码速率重构的4种模型,然后分析了功能重构的关键技术模块,最后对码速率重构进行了仿真,并对仿真结果和综合结果进行了分析,结果与理论分析一致。 展开更多
关键词 分块循环 可重构LDPC编码器 码速率重构 功能重构
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DTMB系统信道编码调制芯片的优化实现 被引量:1
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作者 杨抒文 王劲涛 +1 位作者 潘长勇 杨知行 《清华大学学报:自然科学版》 EI CAS CSCD 北大核心 2010年第1期75-78,共4页
按照中国数字电视地面传输(DTMB)标准的要求,以基于现场可编程门阵列(FPGA)的DTMB调制器为基础,考虑专用集成电路(ASIC)的实现特点,针对DTMB调制器中低密度奇偶校验(LDPC)编码器和平方根升余弦(SRRC)滤波器,分别进行了存... 按照中国数字电视地面传输(DTMB)标准的要求,以基于现场可编程门阵列(FPGA)的DTMB调制器为基础,考虑专用集成电路(ASIC)的实现特点,针对DTMB调制器中低密度奇偶校验(LDPC)编码器和平方根升余弦(SRRC)滤波器,分别进行了存储资源和逻辑资源的优化,并成功应用于符合中国DTMB标准的系统信道编码调制芯片的设计。性能仿真和测试结果表明,优化后的LDPC编码器和SRRC滤波器在满足性能要求的同时,极大提高了存储资源的利用率,显著降低了逻辑资源的使用率,进而有效减小了DTMB系统信道编码调制芯片的实现面积。 展开更多
关键词 数字电视地面传输(DTMB) 中国DTMB标准 专用集成电路 低密度奇偶校验(LDPC)编码器 平方根升余弦(SRRC)滤波器
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