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基于积分结构的数字正切锁相环改进设计 预览
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作者 付东兵 徐洋洋 +1 位作者 邱雅倩 姚亚峰 《电视技术》 2019年第1期1-4,34共5页
针对时延数字正切锁相环存在跟踪盲区、环路建立时间长和非线性等问题,提出一种基于积分结构的改进数字正切锁相环设计。为使鉴相器具有更好的线性特征,采用积分结构代替固定时延单元。通过提取信号幅度中的频率信息并将其用于频率粗调... 针对时延数字正切锁相环存在跟踪盲区、环路建立时间长和非线性等问题,提出一种基于积分结构的改进数字正切锁相环设计。为使鉴相器具有更好的线性特征,采用积分结构代替固定时延单元。通过提取信号幅度中的频率信息并将其用于频率粗调,可较大幅度的减少频率跟踪时间。对积分结构的数字正切锁相环进行了理论描述和分析,并利用System Generator建立设计模型并仿真。结果表明,积分结构的数字正切锁相环不仅能够消除跟踪盲区,提高相位鉴别精度,还能较快进入锁定状态,减少约31%的锁定时间,改进效果明显。 展开更多
关键词 数字正切锁相环 积分结构 线性鉴相器 数字锁相环
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高频感应加热全数字锁相环的分析与FPGA实现 预览
2
作者 马莽原 石新春 +2 位作者 付超 王慧 孟建辉 《电气传动》 北大核心 2019年第1期39-41,52共4页
全数字锁相环存在非线性部件,传递函数难以表达。通过Z域分析法选择合适的参数,分析了触发器型全数字锁相环的工作原理,得出Z域闭环传递函数,并以此研究了锁相环的全局稳定性和稳态误差,提出了各参数的约束条件。采用XilinxISim仿真与F... 全数字锁相环存在非线性部件,传递函数难以表达。通过Z域分析法选择合适的参数,分析了触发器型全数字锁相环的工作原理,得出Z域闭环传递函数,并以此研究了锁相环的全局稳定性和稳态误差,提出了各参数的约束条件。采用XilinxISim仿真与FPGA逻辑器件验证相结合的方法实现了一种单相全数字锁相环,并给出实验结果。结果表明,该锁相环具有锁相范围宽、动态响应快和稳态误差小的特点,具有一定的应用价值。 展开更多
关键词 高频感应加热 数字锁相环 现场可编程门列阵逻辑器件 Z域分析
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一种基于可变相位累加器的全数字锁相环 预览
3
作者 杨檬玮 田帆 单长虹 《电子技术应用》 2019年第8期71-74,共4页
提出了一种具有可变相位累加器电路结构的新型全数字锁相环。采用EDA技术完成了对该系统的设计,利用ModelSim软件对所设计的电路进行了系统仿真实验,并进行了硬件实验验证。实验结果表明,含有可变相位累加器构成的全数字锁相环可拓展系... 提出了一种具有可变相位累加器电路结构的新型全数字锁相环。采用EDA技术完成了对该系统的设计,利用ModelSim软件对所设计的电路进行了系统仿真实验,并进行了硬件实验验证。实验结果表明,含有可变相位累加器构成的全数字锁相环可拓展系统环路的锁相范围,提高锁相频率,降低系统总功耗,并且不会增加FPGA芯片内部的逻辑资源。由于该锁相环内部信号的传递是并行传输,故可大大提高系统的锁相速度。该锁相环能够作为功能模块嵌入进电子系统芯片中,可广泛应用于通信、电子测量和自动控制等领域。 展开更多
关键词 数字锁相环 可变相位累加器 电子设计自动化 计算机仿真
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XC6SLX9的全数字锁相环片上系统设计 预览
4
作者 郭永刚 王世伟 +3 位作者 王剑祥 张俊 朱丽丽 崔敬忠 《单片机与嵌入式系统应用》 2019年第1期60-63,68共5页
介绍了一种基于FPGA的全数字锁相环片上系统的设计原理与实现方法,并给出了详细测试结果。该系统基于FPGA芯片XC6SLX9,使用Verilog语言完成系统程序设计,将整个锁相环系统集成到FPGA芯片中,实现了全数字锁相环片上系统,该系统采用自上... 介绍了一种基于FPGA的全数字锁相环片上系统的设计原理与实现方法,并给出了详细测试结果。该系统基于FPGA芯片XC6SLX9,使用Verilog语言完成系统程序设计,将整个锁相环系统集成到FPGA芯片中,实现了全数字锁相环片上系统,该系统采用自上而下的层次化设计。测试结果表明,该锁相环设计方法可行,具有良好的性能。 展开更多
关键词 FPGA VERILOGHDL XC6SLX9 数字锁相环
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基于流水线技术的全数字锁相环设计 预览
5
作者 田帆 杨檬玮 单长虹 《电子技术应用》 2019年第4期39-44,共6页
为了提高全数字锁相环的系统运行速度、降低系统功耗,同时提高锁相系统的动态性能与稳态性能,提出一种基于流水线技术的全数字锁相环。采用电子设计自动化技术完成了该系统的设计,并对所设计的电路进行了计算机仿真与分析。仿真结果证明... 为了提高全数字锁相环的系统运行速度、降低系统功耗,同时提高锁相系统的动态性能与稳态性能,提出一种基于流水线技术的全数字锁相环。采用电子设计自动化技术完成了该系统的设计,并对所设计的电路进行了计算机仿真与分析。仿真结果证明,该锁相环中数字滤波器的参数能够根据相位误差的大小进行动态调节,既可加快锁相速度,又能增强系统的稳定性。利用流水线技术优化的整体电路能够减小系统延迟,降低系统总功耗。该锁相环可作为功能模块嵌入到片上系统,具有十分广泛的用途。 展开更多
关键词 数字锁相环 电子设计自动化 超高速集成电路硬件描述语言 计算机仿真 流水线
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一款面向高性能soc应用的高精度全数字锁相环设计 预览 被引量:2
6
作者 赵信 黄金明 +1 位作者 黄永勤 胡向东 《计算机工程与科学》 CSCD 北大核心 2018年第3期388-393,共6页
锁相环(PLL)是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工... 锁相环(PLL)是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。 展开更多
关键词 数字锁相环 低抖动 时间数字转换器
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一种结合高分辨率TDC的快速全数字锁相环设计 预览
7
作者 侯强 揭灿 +1 位作者 姚亚峰 钟梁 《哈尔滨工业大学学报》 CSCD 北大核心 2018年第11期83-88,共6页
针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转... 针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用抽头延迟线法和双通道差分延迟线法提高量化精度,采用对称式层次型结构实现对负时间间隔的量化,设计的相调电路将量化的脉冲信号还原为时间长度信号,通过状态机对反馈信号的相位提前或延迟,实现对参考信号的快速锁定,在环路锁定后使用下降沿检测电路适时关闭鉴频鉴相器和时间数字转换器,降低整体电路的功耗.在Xilinx KC705开发平台上进行仿真与验证,并在Xpower软件上与传统的基于游标尺链型的全数字锁相环进行功耗对比分析.结果表明,此全数字锁相环的量化误差控制在0.2 ns之内,反馈信号可在3个参考信号时钟周期内快速锁定参考信号,整体电路功耗相比传统的基于游标尺链型的全数字锁相环降低约18.1%.本文提出的全数字锁相环具有实时性强、锁定速度快、量化精度高、功耗低等优势,更适用于高速、低功耗的现代数字通信系统. 展开更多
关键词 数字锁相环 时间数字转换器 数控振荡器 抽头延迟线法 双通道差分延迟线法
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一种应用于全数字锁相环的时间数字转换器设计 预览
8
作者 盖林冲 陈岚 王海永 《微处理机》 2018年第4期1-4,共4页
提出一种新型的具有两步式结构的时间数字转换器。基于传统的包含粗量与细量二级TDC的结构,通过对延时器的数量与部位的重新调整,对传统电路结构做出了改进,大大降低了电路的复杂度,进而节省了整个时间数字转换器的功耗和面积。同时出... 提出一种新型的具有两步式结构的时间数字转换器。基于传统的包含粗量与细量二级TDC的结构,通过对延时器的数量与部位的重新调整,对传统电路结构做出了改进,大大降低了电路的复杂度,进而节省了整个时间数字转换器的功耗和面积。同时出针对时间放大器的非线性问题,提出了一种新的在线校准方案,无需额外配置校准电路就可以实现对时间放大器的非线性的在线校准。基于16nm PTM Model对电路进行仿真,仿真结果显示最终的时间数字转换分辨率可达到1ps,微分非线性和积分非线性均小于最低有效位,在时钟频率为100MHz时功耗仅为0.17m W。 展开更多
关键词 时间放大器 时间数字转换器 两步式 数字锁相环
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基于FPGA的可变模全数字锁相环的开发与设计 被引量:1
9
作者 陈莉 《自动化与仪器仪表》 2018年第6期113-115,119共4页
针对目前电网频率与相位信息检测的主要工具锁相环,所具有的精度稳定性差与锁相速度慢、范围窄的问题,提出了一种基于FPGA的可变模全数字锁相环,其加入比例积分结构、前馈鉴频与可变模分频器,从而相比传统锁相环减少了稳态误差,锁相速... 针对目前电网频率与相位信息检测的主要工具锁相环,所具有的精度稳定性差与锁相速度慢、范围窄的问题,提出了一种基于FPGA的可变模全数字锁相环,其加入比例积分结构、前馈鉴频与可变模分频器,从而相比传统锁相环减少了稳态误差,锁相速度变快,中心频率可变,增加了锁相范围。文中通过建立小信号模型从理论上讨论了所设计的锁相环的性能,并在Quartus Ⅱ中基于FPGA的硬件实验验证了该锁相环的性能。实验结果表明,该锁相环具有锁相速度快、范围大、精度高的优点,锁相时间为10 us,范围为1 MHz-24.4MHz,锁相精度为0.01 us,满足电网频率检测等需要快速同步场合的需求。 展开更多
关键词 数字锁相环 比例积分结构 前馈鉴频 可变模分频器 FPGA
一款高精度数控振荡器设计与实现 预览 被引量:1
10
作者 赵信 潘天锲 王飙 《计算机工程与科学》 CSCD 北大核心 2018年第2期218-223,共6页
数控振荡器是全数字锁相环的关键部件,为其提供高频输出时钟。数控振荡器的性能直接影响全数字锁相环的频率范围和抖动性能。提出了一种基于全数字标准单元库设计的数控振荡器,该结构采用粗调、中调和精调级联的调节机制,实现了0.5GHz-2... 数控振荡器是全数字锁相环的关键部件,为其提供高频输出时钟。数控振荡器的性能直接影响全数字锁相环的频率范围和抖动性能。提出了一种基于全数字标准单元库设计的数控振荡器,该结构采用粗调、中调和精调级联的调节机制,实现了0.5GHz-2.6GHz的高频率范围和0.8 ps的高调节精度。在先进工艺下实现了该数控振荡器设计,并基于此数控振荡器完成了全数字锁相环的系统设计,系统抖动小于2 ps,功耗10 mW。 展开更多
关键词 数字锁相环 数控振荡器 高精度分辨率
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基于FPGA的全数字锁相环的复频域分析与实现 预览
11
作者 马莽原 石新春 +2 位作者 王慧 孟建辉 付超 《电测与仪表》 北大核心 2018年第4期19-22,共4页
模拟锁相环在高频场合存在稳定性差和抗干扰能力弱的问题,导致其应用受到限制,而全数字锁相环不存在这些问题,因此设计一种全数字锁相环用于高频场合是必要的。通过分析触发器型全数字锁相环的工作原理,建立了复频域数学模型,并以此分... 模拟锁相环在高频场合存在稳定性差和抗干扰能力弱的问题,导致其应用受到限制,而全数字锁相环不存在这些问题,因此设计一种全数字锁相环用于高频场合是必要的。通过分析触发器型全数字锁相环的工作原理,建立了复频域数学模型,并以此分析了锁相环的全局稳定性和动态响应,提出了模型中各参数的约束条件。采用Xilinx ISim仿真和FPGA硬件实现的方法设计了一种全数字锁相环,结果表明该锁相环具有锁相范围宽、动态响应快和稳态误差小的特点,具有一定的应用价值。 展开更多
关键词 数字锁相环 复频域 FPGA
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基于FPGA的自动变模全数字锁相环的设计 预览
12
作者 甘国妹 曹江亮 于丞琳 《玉林师范学院学报》 2018年第5期35-40,共6页
为了缩短全数字锁相环的捕捉时间,减少同步误差,本文提出了采用双D边沿鉴相器和自动变模控制器相结合的方法,并通过基于Quartus Ⅱ和ModelsimSE的软件仿真对该全数字锁相环的性能进行了验证.仿真结果表明,当进入锁相区时,锁相环趋于动... 为了缩短全数字锁相环的捕捉时间,减少同步误差,本文提出了采用双D边沿鉴相器和自动变模控制器相结合的方法,并通过基于Quartus Ⅱ和ModelsimSE的软件仿真对该全数字锁相环的性能进行了验证.仿真结果表明,当进入锁相区时,锁相环趋于动态稳定,只在较小的相位差之间来回摆动,该设计可有效地克服环路捕捉时间与抗噪声性能的矛盾. 展开更多
关键词 数字锁相环 自动变模控制 FPGA
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基于FPGA的磁耦合谐振式无线电能传输频率跟踪控制 预览 被引量:1
13
作者 刘帼巾 李义鑫 +2 位作者 崔玉龙 黄凯 边鑫磊 《电工技术学报》 CSCD 北大核心 2018年第14期3185-3193,共9页
磁耦合谐振式无线电能传输是无线电能传输领域的研究热点,保持系统工作在谐振频率是磁耦合谐振式无线电能传输的关键技术之一。为了解决磁耦合谐振式无线电能传输系统在工作过程中的谐振失谐问题,本文从理论上分析系统的失谐机理,提出... 磁耦合谐振式无线电能传输是无线电能传输领域的研究热点,保持系统工作在谐振频率是磁耦合谐振式无线电能传输的关键技术之一。为了解决磁耦合谐振式无线电能传输系统在工作过程中的谐振失谐问题,本文从理论上分析系统的失谐机理,提出基于自适应PI控制的可变模全数字锁相环的频率跟踪控制方法;建立基于PI控制的全数字锁相环的数学模型,分析PI控制参数对系统性能的影响;设计出一种对全数字锁相环的PI控制参数进行自适应调节且兼顾跟踪控制的速度和精度的自适应控制器;利用FPGA实现所提出的全数字锁相环;仿真结果表明,该全数字锁相环能够较好地实现相位和频率的跟踪功能;最后,在实验样机上进行验证,结果表明该方法可以在谐振频率变化时完成对频率的快速跟踪,使系统工作在谐振状态。 展开更多
关键词 磁耦合谐振式无线电能传输 谐振失谐 频率跟踪 数字锁相环 自适应PI 控制
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三相背靠背变流器的研究与实现 预览
14
作者 吴东明 《电器与能效管理技术》 2018年第12期67-72,共6页
为了提高三相背靠背变流器的可靠性和性能,改进传统解耦控制策略,提出改进后的前馈解耦控制策略。通过对采样三相电网电压的矢量控制,实现了d-q轴电流的解耦,并有q轴电流控制有功功率,d轴电流控制无功功率。最后,通过试验验证了所提策... 为了提高三相背靠背变流器的可靠性和性能,改进传统解耦控制策略,提出改进后的前馈解耦控制策略。通过对采样三相电网电压的矢量控制,实现了d-q轴电流的解耦,并有q轴电流控制有功功率,d轴电流控制无功功率。最后,通过试验验证了所提策略的正确性与可行性。 展开更多
关键词 背靠背变流器 矢量控制 解耦控制 数字锁相环
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一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环 预览
15
作者 王子轩 张聪 +4 位作者 耿鑫 丁浩 徐浩 郭宇锋 王嵘 《南京邮电大学学报:自然科学版》 北大核心 2017年第6期44-49,共6页
提出了一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环。提出的pipeline-ΔΣ时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6ps的高分辨率。其中,MASH1-1-1结构的ΔΣ调制器实现了三阶噪声整形的效果。该... 提出了一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环。提出的pipeline-ΔΣ时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6ps的高分辨率。其中,MASH1-1-1结构的ΔΣ调制器实现了三阶噪声整形的效果。该全数字锁相环电路采用0.13μm CMOS工艺进行了流片,测试结果显示:芯片总功耗为12mW,带内和带外相位噪声分别为-91dBc/Hz@10kHz和-128dBc/Hz@1MHz,RMS抖动和峰峰抖动值分别为2.9ps和21.5ps。 展开更多
关键词 ΔΣ时间-数字转换器 流水线型时间-数字转换器 噪声整形 数字锁相环
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一种结合高精度TDC的快速全数字锁相环 预览 被引量:4
16
作者 姚亚峰 孙金傲 +1 位作者 霍兴华 刘建 《湖南大学学报:自然科学版》 CSCD 北大核心 2017年第8期131-136,共6页
对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信... 对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号中,从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐,锁相时间控制在0.72μs之内;设计的上升沿检测电路能够在重构与参考信号同频时,准确地检测两者上升沿是否同时到来并给出相应的使能信号,从而在锁相时关闭时间数字转换电路,大大降低了电路的功耗;优化了多时钟多相位的时间数字转换器粗量化的计算方法,提高了粗量化速度,增大了计数器位宽,扩大了测量范围,并且量化误差控制在0.25ns之内.最后完成了整体设计的RTL级建模及仿真,结果证明,该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点. 展开更多
关键词 数字锁相环 时间数字转换器 相调电路 可编程逻辑门阵列
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基于IGBT200kHz高频感应加热电源的研究 预览
17
作者 李金刚 刘卫武 《电源技术应用》 2017年第3期25-29,共5页
以IGBT作为逆变器的开关器件,研究了一种基于分时控制的200kHz高频感应加热电源,设计了电源主电路、驱动电路及全数字锁相环(ADPLL),并对BUCK斩波调功进行了研究。实验结果表明,所设计的电源可以完成频率自动跟踪,功率控制,且... 以IGBT作为逆变器的开关器件,研究了一种基于分时控制的200kHz高频感应加热电源,设计了电源主电路、驱动电路及全数字锁相环(ADPLL),并对BUCK斩波调功进行了研究。实验结果表明,所设计的电源可以完成频率自动跟踪,功率控制,且工作稳定可靠。 展开更多
关键词 分时控制 数字锁相环 感应加热
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自变模无线电能传输全数字锁相环 预览 被引量:1
18
作者 温梓慎 崔玉龙 范好亮 《电子产品世界》 2017年第6期58-61,共4页
针对无线电能传输频率跟踪设计中传统锁相环电路设计复杂、跟踪速度慢、锁相频带窄和无超前滞后环节,单独模块设计修改繁琐等问题,对自变模全数字锁相环进行改进,与传统的全数字锁相环相比,该锁相环采用可变模分频器,使得中心频率... 针对无线电能传输频率跟踪设计中传统锁相环电路设计复杂、跟踪速度慢、锁相频带窄和无超前滞后环节,单独模块设计修改繁琐等问题,对自变模全数字锁相环进行改进,与传统的全数字锁相环相比,该锁相环采用可变模分频器,使得中心频率可变,锁相范围增大;通过前馈回路进行鉴频调频,提高了锁相速度;同时,其环路滤波器采用比例积分结构,使得锁相输出无静差且比例积分参数依据相位差自动进行调节;通过参数设置可调节输出信号的相位。应用modelsim进行仿真,并进行实物验证证实了该设计具有宽范围的锁相能力及快速精确的频率跟踪性能, 展开更多
关键词 数字锁相环 比例积分控制 FPGA 无线电能传输
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一种用于E1接口的全数字锁相环
19
作者 许家榆 黄启俊 +3 位作者 罗将 王豪 常胜 何进 《微电子学》 CSCD 北大核心 2017年第5期658-661,共4页
提出了一种从E1信号中提取时钟的全数字锁相环。该锁相环结构简单、易于实现、可靠性高,提取的时钟信号的抖动和漂移均满足ITU-T G.823的要求。建立了相位传递数学模型,对电路的原理进行了分析。对该锁相环进行了实验验证,结果表明,在满... 提出了一种从E1信号中提取时钟的全数字锁相环。该锁相环结构简单、易于实现、可靠性高,提取的时钟信号的抖动和漂移均满足ITU-T G.823的要求。建立了相位传递数学模型,对电路的原理进行了分析。对该锁相环进行了实验验证,结果表明,在满足ITU-T相关建议的情况下,该电路完全可以从E1信号中提取时钟。 展开更多
关键词 E1接口 数字锁相环 FPGA 序列滤波器 数控振荡
一种可编程全数字锁相环的设计与实现 预览 被引量:1
20
作者 李凤华 刘丹丹 单长虹 《计算机测量与控制》 2016年第1期243-245,248共4页
针对传统的全数字锁相环电路参数不可调、锁相速度慢及锁相范围窄的缺点,提出了一种可编程全数字锁相环。采用电子设计自动化技术完成了该系统设计,并对所设计的电路进行了计算机仿真与分析,最后,采用FPGA予以硬件电路的实现;系统仿真... 针对传统的全数字锁相环电路参数不可调、锁相速度慢及锁相范围窄的缺点,提出了一种可编程全数字锁相环。采用电子设计自动化技术完成了该系统设计,并对所设计的电路进行了计算机仿真与分析,最后,采用FPGA予以硬件电路的实现;系统仿真与硬件实验证明,该锁相环中数字滤波器和数控振荡器的参数可以自主设定,改变数字滤波器的参数可加快锁相速度,改变数控振荡器的参数可扩大锁相范围;该锁相环具有锁相速度快、锁相范围宽、电路结构简单、参数设计灵活和易于集成等优点,可适用于许多不同用途的领域。 展开更多
关键词 数字锁相环 电子设计自动化 计算机仿真 可编程
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