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应用于UTC(NTSC)远程复现终端中的时间间隔计数器的设计与验证 预览
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作者 刘琼瑶 刘音华 +1 位作者 刘正阳 李孝辉 《时间频率学报》 CSCD 2019年第1期26-32,共7页
在UTC(NTSC)远程复现终端中,时间间隔计数器的分辨率和测量精度直接影响着最后的复现精度,为更准确地将我国标准时间UTC(NTSC)传递给用户,不仅要寻求性能更高的授时手段,时间间隔计数器的设计也尤为重要。介绍了一种基于无间隙卫星共视... 在UTC(NTSC)远程复现终端中,时间间隔计数器的分辨率和测量精度直接影响着最后的复现精度,为更准确地将我国标准时间UTC(NTSC)传递给用户,不仅要寻求性能更高的授时手段,时间间隔计数器的设计也尤为重要。介绍了一种基于无间隙卫星共视的UTC(NTSC)远程复现系统及其核心部分--时间间隔计数器的设计与验证。时间间隔计数器基于FPGA(field-programmable gate array)加法进位链设计,实验验证其测量误差小于100ps,对UTC(NTSC)远程复现终端的复现误差贡献小于1%,满足UTC(NTSC)远程复现终端对时间间隔计数器的应用需求。 展开更多
关键词 时间复现 卫星共视 时间间隔计数器 现场可编程门阵列 进位链
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基于FPGA的时间间隔测量设计与实现 预览 被引量:2
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作者 魏煜秦 孔洁 +6 位作者 杨海波 赵红赟 千奕 佘乾顺 陈金达 李良辉 苏弘 《原子能科学技术》 CSCD 北大核心 2017年第10期1893-1897,共5页
本文主要介绍了一种基于FPGA的高精度时间-数字转换器(TDC)。该TDC在设计上采用了粗计数与细时间测量相结合的技术。粗计数通过高性能的二进制计数器实现,细时间测量利用FPGA的快速进位链实现时间内插。为了改善测量分辨,在设计中借助... 本文主要介绍了一种基于FPGA的高精度时间-数字转换器(TDC)。该TDC在设计上采用了粗计数与细时间测量相结合的技术。粗计数通过高性能的二进制计数器实现,细时间测量利用FPGA的快速进位链实现时间内插。为了改善测量分辨,在设计中借助Wave-Union方法对超大码宽进行了分割。为检验TDC的性能,对其进行了多项测试,获得较好的测试结果。该TDC在大于200ms的动态范围内的时间分辨率小于50ps。微分非线性(DNL)的范围为-1~1.5LSB,积分非线性(INL)的范围为-1.5~1.5LSB。该TDC将应用于In-beam PET影像装置中的飞行时间测量。 展开更多
关键词 时间-数字转换器 FPGA 进位链 Wave-Union
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基于FPGA进位链的铯光泵磁力仪频率测量方法 预览 被引量:2
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作者 林桐 刘辉 +1 位作者 纪奕才 方广有 《电子测量技术》 2016年第9期102-107,共6页
铯光泵磁力仪输出拉莫尔频率,需要通过频率测量换算得到磁场值,频率测量的精度直接关系到磁测结果的准确性。提出了一种基于FPGA进位链的铯光泵磁力仪频率测量方法。首先采用加法器将 FPGA中的专用进位连线资源级联成进位链,然后基... 铯光泵磁力仪输出拉莫尔频率,需要通过频率测量换算得到磁场值,频率测量的精度直接关系到磁测结果的准确性。提出了一种基于FPGA进位链的铯光泵磁力仪频率测量方法。首先采用加法器将 FPGA中的专用进位连线资源级联成进位链,然后基于时间内插的原理实现对拉莫尔频率的测量。与其他频率测量方法相比,该方法只需要FPGA编程即可实现,不需要额外的硬件消耗。对原理样机的测试结果表明,系统可行性好,测量精度高,以低成本、高灵活性的方式实现了铯光泵磁力仪的频率测量。 展开更多
关键词 铯光泵磁力仪 频率测量 进位链 时间内插 FPGA
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一种基于重传功能的新型FIFO设计 预览 被引量:1
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作者 许建峰 姚浩 +1 位作者 唐亮 周全宇 《江苏科技信息》 2016年第2期47-49,共3页
基于PCIe总线的数据传输由于数据堵塞会出现上位机没有正确接收数据的情况,而此时缓存在FIFO中的数据已经发出,这样就会造成数据的丢失。文章设计了一种带有自动重发功能的异步FIFO,可以对没有接收到的数据进行重发。同时,此FIFO利用格... 基于PCIe总线的数据传输由于数据堵塞会出现上位机没有正确接收数据的情况,而此时缓存在FIFO中的数据已经发出,这样就会造成数据的丢失。文章设计了一种带有自动重发功能的异步FIFO,可以对没有接收到的数据进行重发。同时,此FIFO利用格雷码减少了亚稳态出现的可能性,保证数据正确传输。改进的异步FIFO利用专用的布线资源"进位链"实现组合逻辑运算,节省了逻辑资源,使电路速度得到了一定程度的提高。 展开更多
关键词 异步FIFO 格雷码 进位链 重传
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基于FPGA精细延迟单元的TDC算法设计 被引量:1
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作者 彭正枫 王元庆 《光电子技术》 CAS 2015年第3期165-169,共5页
根据多通道激光三维雷达系统的需要,解决每一通道的内光路触发脉冲与系统测量时钟之间延时量的技术问题,提出了一种基于FPGA精细延迟单元IODELAY的TDC算法设计,这种结构的TDC不受限于环境温度的变化,时间分辨率达到了78ps,充分满足系统... 根据多通道激光三维雷达系统的需要,解决每一通道的内光路触发脉冲与系统测量时钟之间延时量的技术问题,提出了一种基于FPGA精细延迟单元IODELAY的TDC算法设计,这种结构的TDC不受限于环境温度的变化,时间分辨率达到了78ps,充分满足系统测量精度的需求,在多通道激光三维雷达中有很高的应用价值。 展开更多
关键词 时间数字计数器 进位链 延迟抽头 时间分辨率
一种基于FPGA进位延迟链的IGBT栅极电压米勒时延的高精度测量方法研究 预览 被引量:2
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作者 方化潮 郑利兵 +2 位作者 方光荣 韩立 王春雷 《电工电能新技术》 CSCD 北大核心 2015年第11期75-80,共6页
IGBT栅极电压的米勒平台时延与结温有着密切的关系,是IGBT失效的一种重要表征量,因此精确测量IGBT栅极电压米勒时延对于IGBT模块的失效监测有着重要的意义,基于此本文设计了完整的米勒时延测量系统。首先设计实现了栅极电压米勒平台的... IGBT栅极电压的米勒平台时延与结温有着密切的关系,是IGBT失效的一种重要表征量,因此精确测量IGBT栅极电压米勒时延对于IGBT模块的失效监测有着重要的意义,基于此本文设计了完整的米勒时延测量系统。首先设计实现了栅极电压米勒平台的微分提取电路,将米勒平台转换为数字双脉冲,然后研究了利用FPGA内部特殊结构——进位连线组成时间内插延迟链,实现了高精度的时间内插测量。经实验验证,本文所设计的系统能够实现米勒时延亚纳秒级测量精度,为进一步定量探索IGBT模块失效与米勒时延的关系提供了保障。 展开更多
关键词 IGBT 栅极电压 米勒平台 FPGA 进位链 延迟线
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基于进位链优化方法的高速NCO设计 预览 被引量:1
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作者 杨豪 颜青 马舜尧 《无线电工程》 2014年第1期72-74,80共4页
采用FPGA芯片进行数字信号处理时常需要数控振荡器(NumericControlOscillator,NCO)产生各种不同频率的时钟,然而随着工程中对NCO的工作频率需求的提高,实现NCO的加法器将会有过长的进位链,这样就限制了加法器的运行频率不能过高... 采用FPGA芯片进行数字信号处理时常需要数控振荡器(NumericControlOscillator,NCO)产生各种不同频率的时钟,然而随着工程中对NCO的工作频率需求的提高,实现NCO的加法器将会有过长的进位链,这样就限制了加法器的运行频率不能过高。为了解决这一限制与需求的矛盾,采用一种基于预进位链优化的改进方法。经过对无预进位NCO、一级预进位NCO和二级预进位NCO的时序分析和实测数据进行对比,结果表明这种方法产生的NCO频率指标满足设计要求,可以将NCO的工作频率提高70.53%。 展开更多
关键词 NCO 进位链 传输延迟时间 FPGA
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基于进位链的多通道时间数字转换器 被引量:2
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作者 潘维斌 龚光华 李荐民 《清华大学学报:自然科学版》 EI CAS CSCD 北大核心 2013年第10期1391-1396,共6页
时间数字化技术广泛应用于现代大型物理实验和核医学仪器等领域。该文介绍了基于现场可编程门阵列(FPGA)进位链结构的时间数字转换器(TDC)的设计,研究了器件进位链结构、内核电压和环境温度对TDC精度的影响,并设计了独立的自标定... 时间数字化技术广泛应用于现代大型物理实验和核医学仪器等领域。该文介绍了基于现场可编程门阵列(FPGA)进位链结构的时间数字转换器(TDC)的设计,研究了器件进位链结构、内核电压和环境温度对TDC精度的影响,并设计了独立的自标定机制。使用该方法在低成本的CycloneII系列FPGA上实现了32通道时间数字转换模块。测试结果表明:各通道TDC的性能一致,达到了25ps(均方根)的测量精度,信号周期和脉宽的测量精度分别好于35ps和45ps。该设计具有高密度、高精度和低成本的特点,可以满足大多数时间测量应用需求。 展开更多
关键词 时间数字转换器 进位链 现场可编程门阵列(FPGA)
一种基于FPGA的高精度单周期TDC设计 预览 被引量:6
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作者 祁迹 邓智 刘以农 《核电子学与探测技术》 CAS CSCD 北大核心 2011年第4期 378-381,385,共5页
设计了一种基于FPGA的高精度TDC,通过延迟链插值和多沿采样等方法,达到与全定制专用集成电路相同的时间精度,实测结果好于9ps。采用多路选择器阵列和加法器构造的编码器将转换死时间降低到1个时钟周期。设计还使用了自校准的机制,... 设计了一种基于FPGA的高精度TDC,通过延迟链插值和多沿采样等方法,达到与全定制专用集成电路相同的时间精度,实测结果好于9ps。采用多路选择器阵列和加法器构造的编码器将转换死时间降低到1个时钟周期。设计还使用了自校准的机制,增加了可移植性,可广泛应用于粒子飞行时间探测、核医学影像等领域。 展开更多
关键词 TDC 时间测量 FPGA 进位链 WAVE UNION
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支持短向量的32位快速加法器设计
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作者 刘学政 张盛兵 黄小平 《微电子学与计算机》 CSCD 北大核心 2010年第9期40-44,共5页
研究和设计了一种面向多媒体应用的32位短向量快速加法器,该加法器以SK型并行前缀加法器为基础,通过有效控制进位链,实现了同时执行4个基于字节的加法,或者2个基于半字的加法,或者1个基于字的加法,或者1个基于单精度浮点数的比较... 研究和设计了一种面向多媒体应用的32位短向量快速加法器,该加法器以SK型并行前缀加法器为基础,通过有效控制进位链,实现了同时执行4个基于字节的加法,或者2个基于半字的加法,或者1个基于字的加法,或者1个基于单精度浮点数的比较运算.综合结果表明,此设计方法同传统的设计方法相比,电路面积接近,时序提高了10%,总体性能较优. 展开更多
关键词 短向量 加法器 并行前缀 进位链 时序
基于四叉树的高速乘法器算法研究 预览
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作者 刘磊 严晓浪 +1 位作者 孟建熠 葛海通 《计算机应用研究》 CSCD 北大核心 2010年第10期 3727-3730,共4页
提出了一种基于四叉树结构的高速乘法器自动综合优化算法以提升乘法器运算速度。首先对延时较大的高位积采用四叉树递归直接构建,取代传统部分积进位链,缩短关键路径时延,进而进行分支折合和合并,相邻乘法结果共享部分四叉树,降低硬件... 提出了一种基于四叉树结构的高速乘法器自动综合优化算法以提升乘法器运算速度。首先对延时较大的高位积采用四叉树递归直接构建,取代传统部分积进位链,缩短关键路径时延,进而进行分支折合和合并,相邻乘法结果共享部分四叉树,降低硬件开销。算法同时支持不同面积约束下的自动综合。依此算法的乘法器相比基于Booth算法和Wallace树的乘法器速度提高了10%。 展开更多
关键词 进位链 延迟 四叉树 分支合并 分支折合 遍历
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对加法器CCS进位链的改进 预览 被引量:1
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作者 吴珂 甘学温 赵宝瑛 《北京大学学报:自然科学版》 CAS CSCD 北大核心 2006年第3期371-374,共4页
介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传... 介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%。 展开更多
关键词 进位链 加法器 CCS CSS 传输延迟时间
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一种基于扩展查询表的可编程逻辑单元 预览 被引量:2
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作者 郭斌林 童家榕 《计算机学报》 EI CSCD 北大核心 2003年第10期 1372-1378,共7页
通过把3输入查询表,展开为7输入扩展查询表,提出了一种基于扩展查询表的可编程逻辑单元新结构.通过对扩展查询表进行功能扩展和优化,并加入专用快速进位链、专用级联链等功能,使得该结构不仅可实现任意3输入,部分4~7输入函数,而且也能... 通过把3输入查询表,展开为7输入扩展查询表,提出了一种基于扩展查询表的可编程逻辑单元新结构.通过对扩展查询表进行功能扩展和优化,并加入专用快速进位链、专用级联链等功能,使得该结构不仅可实现任意3输入,部分4~7输入函数,而且也能实现快速的算术及高扇入的逻辑.整个单元组合部分的元件开销小于一个4输入的查询表.与相关商用FPGA单元结构进行的比较表明,该文提出的单元结构不仅占用的芯片面积较小,而且在速度和逻辑实现的能力上都有较大的优势. 展开更多
关键词 FPGA 可编程逻辑单元 扩展查询表 可编程逻辑器件
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一种高速浮点加法器的设计实现 预览
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作者 唐世庆 尹勇生 刘聪 《微电子学与计算机》 CSCD 北大核心 2003年第8期 163-166,共4页
浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径.文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与... 浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径.文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与速度的折衷方法.动态与静态结合设计进位链的方法有效地降低了功耗,提高了速度,改善了性能.目前已经嵌入协处理器的设计中,并且流片测试成功. 展开更多
关键词 高速浮点加法器 设计 协处理器 运算部件 进位链
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基于FPGA的DDS IP核的研究与设计 被引量:3
15
作者 万志江 《微电子学与计算机》 CSCD 北大核心 2013年第8期98-102,共5页
针对传统的用单片机和DDS芯片设计高频信号发生器的方法具有的硬件结构复杂、人机交互性差和低可移植性等问题,提出了一种实现高频信号发生器功能的直接数字频率合成器(DDS)IP软核的设计方法.本设计首先通过加权的方法实现十进制向二... 针对传统的用单片机和DDS芯片设计高频信号发生器的方法具有的硬件结构复杂、人机交互性差和低可移植性等问题,提出了一种实现高频信号发生器功能的直接数字频率合成器(DDS)IP软核的设计方法.本设计首先通过加权的方法实现十进制向二进制的转换,提高IP核的人机交互性,并引入streamlined算法在FPGA上实现频率控制字产生单元,解决传统设计中硬件结构复杂的问题.然后,在ISE设计平台上采用Verilog HDL硬件描述语言进行DDS行为描述,连接频率控制字产生单元,实现一个可重载的DDS IP软核.最后,在XILINX SEEDXDTK V5实验平台上对IP核进行板级验证.验证结果表明,此IP核具有良好的人机交互性和可移植性,能够很好的满足实际应用. 展开更多
关键词 DDSIP核 streamlined 快速进位链 人机交互
A new FPGA with 4/5-input LUT and optimized carry chain
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作者 毛志东 陈利光 +1 位作者 王元 来金梅 《半导体学报》 EI CAS CSCD 2012年第7期113-120,共8页
<正>A new LUT and carry structure embedded in the configurable logic block of an FPGA is proposed.The LUT is designed to support both 4-input and 5-input structures,which can be configured by users according to ... <正>A new LUT and carry structure embedded in the configurable logic block of an FPGA is proposed.The LUT is designed to support both 4-input and 5-input structures,which can be configured by users according to their needs without increasing interconnect resources.We also develop a new carry chain structure with an optimized critical path.Finally a newly designed configurable scan-chain is inserted.The circuit is fabricated in 0.13μm 1P8M 1.2/2.5/3.3 V logic CMOS process.The test results show a correct function of 4/5-input LUT and scanchain, and a speedup in carry performance of nearly 3 times over current architecture in the same technology at the cost of an increase in total area of about 72.5%.Our results also show that the logic utilization of this work is better than that of a VirtexⅡ/Virtex 4/Virtex 5/Virtex 6/Virtex 7 FPGA when implemented using only 4-LUT and better than that of a VirtexⅡ/Virtex 4 FPGA when implemented using only 5-LUT. 展开更多
关键词 FPGA实现 进位链结构 LUT 优化 VIRTEX 逻辑模块 CMOS工艺 资源配置
基于任意分割的串行进位链规则获取的计算流程 预览
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作者 程玉胜 张佑生 +1 位作者 胡学钢 章晓良 《电子学报》 EI CAS CSCD 北大核心 2009年第12期 2797-2802,共6页
分析了等价矩阵和联合决策矩阵规则提取算法对于大数据集低效性的根源.提出了基于任意分割的规则获取方法和相应的串行进位链计算流程.这种计算流程将大数据集上的规则获取,转化为通过分割后多个智能体(子系统)及其智能体间数据共享... 分析了等价矩阵和联合决策矩阵规则提取算法对于大数据集低效性的根源.提出了基于任意分割的规则获取方法和相应的串行进位链计算流程.这种计算流程将大数据集上的规则获取,转化为通过分割后多个智能体(子系统)及其智能体间数据共享的"并行+串行"的规则提取计算过程,有效的解决了大数据集上规则获取问题.复杂度分析表明该算法在效率上较现有的算法有显著的提高;实例分析验证了该方法的可行性;相应的对比实验表明这种计算流程对大数据集上的规则获取的实用性和高效性. 展开更多
关键词 粗糙集理论 串行进位链 智能体 矩阵分块 联合决策矩阵
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含有快速进位链的FPGA布局系统研究 预览 被引量:2
18
作者 崔秀海 杨海钢 +2 位作者 刘洋 熊金 刘峰 《计算机应用研究》 CSCD 北大核心 2009年第12期 4638-4641,共4页
为了使FPGA(field grogrammable gate array)布局系统能够处理含有快速进位链及IP(intellectual proper-ty)核的复杂电路,在模拟退火算法的基础上,提出一种新的FPGA布局算法。该算法对含有快速进位链和不含快速进位链的电模块分别... 为了使FPGA(field grogrammable gate array)布局系统能够处理含有快速进位链及IP(intellectual proper-ty)核的复杂电路,在模拟退火算法的基础上,提出一种新的FPGA布局算法。该算法对含有快速进位链和不含快速进位链的电模块分别构造和调用不同的评价函数。以此来优化布局系统,实验结果表明,此布局系统与最具代表性的VPR(versatile place and route)布局系统相比增加了处理进位链和IP核功能,提高了布局系统性能。 展开更多
关键词 布局系统 进位链 评价函数 模拟退火
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一种高速8位单片机的电路实现 预览
19
作者 胡泽军 张生才 +2 位作者 李树荣 李育刚 庞科 《微电子学》 CAS CSCD 北大核心 2003年第6期 534-536,540,共4页
介绍了一种8位高速单片机的电路实现.该单片机采用哈佛结构、指令流水线、双数据总线、组合逻辑微控制器、进位链结构及机器周期为两倍时钟周期等方法,使设计的单片机在晶振为20 MHz的条件下,每秒可执行600万条指令.
关键词 单片机 哈佛结构 指令流水线 双数据总线 组合逻辑微控制器 进位链结构
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一种高速单片机的设计实现 预览
20
作者 胡泽军 张生才 +3 位作者 李树荣 姚素英 张为 庞科 《固体电子学研究与进展》 CAS CSCD 北大核心 2003年第3期 266-269,343,共5页
介绍了一种8位高速单片机的电路实现.该单片机采用RISC技术、哈佛结构、指令流水线、双数据总线、组合逻辑微控制器、进位链结构及机器周期为两倍时钟周期等方法,使设计的单片机在晶振为20 MHz的条件下,每秒可执行600万条指令.
关键词 单片机 哈佛结构 组合逻辑微控制器 进位链结构 双数据总线 设计 进位链结构
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