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一种高性能的全数字锁相环设计方案 预览
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作者 屈八一 程腾 +4 位作者 俞东松 李智奇 周渭 李珊珊 刘立东 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2019年第1期112-116,共5页
针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环。... 针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环。主要利用模数转换器在动态量采集时具有的边沿效应从其采集的大量数据中选择出精度更高的数据用于后级的全数字式鉴相,实现了一种全数字式锁相环。实验结果表明了该方案的正确性及其具有锁定精度高和环路的本底噪声低等特性。 展开更多
关键词 数字锁相环 边沿效应 全数字式鉴相器 数控振荡器
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时频系统数字锁相技术研究 预览
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作者 王鹏宇 杨志刚 郑丽丽 《电光系统》 2019年第1期25-32,共8页
文章推导了采用外部1pps信号或10MHz频率信号驯服钮钟或晶振的数字二阶/三阶锁相环结构,建立了频标模块的仿真模型,对模型中的锁相环、数字量化等关键问题进行了分析,给出了参数设置依据及仿真结果,完成了频标模块的硬件设计,验证了模... 文章推导了采用外部1pps信号或10MHz频率信号驯服钮钟或晶振的数字二阶/三阶锁相环结构,建立了频标模块的仿真模型,对模型中的锁相环、数字量化等关键问题进行了分析,给出了参数设置依据及仿真结果,完成了频标模块的硬件设计,验证了模型的正确性。 展开更多
关键词 数字锁相环 1pps 频率准确度 频率稳定度
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数字通信系统中位同步时钟提取的改进设计 预览 被引量:1
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作者 段惠敏 李翠花 郑娟 《蚌埠学院学报》 2018年第2期57-61,68共6页
提出了一种提取位同步时钟的改进方法,通过在数字锁相环的鉴相器和控制器之间添加数字滤波器,减少了同步锁定后的抖动现象和随机噪声引起的相位抖动现象。使用FPGA芯片、采用VHDL硬件描述语言完成了系统设计,并在Quartus Ⅱ上进行仿真验... 提出了一种提取位同步时钟的改进方法,通过在数字锁相环的鉴相器和控制器之间添加数字滤波器,减少了同步锁定后的抖动现象和随机噪声引起的相位抖动现象。使用FPGA芯片、采用VHDL硬件描述语言完成了系统设计,并在Quartus Ⅱ上进行仿真验证,结果表明,改进的系统可实现位同步时钟的准确提取,减少了相位抖动,提高了系统运行效率和抗干扰能力,保障了数字通信系统的同步性能。 展开更多
关键词 数字通信 位同步 数字锁相环 滤波器 FPGA
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基于同步双口SRAM的原子磁强计磁共振相位提取系统设计 预览
4
作者 薛帅 汤恩琼 +1 位作者 万双爱 李新纯 《导航定位与授时》 2018年第2期75-80,共6页
针对原子磁强计磁共振激励信号相位提取过程中,数据量大、实时性强、同步要求高等特点,设计了一种基于同步双口SRAM的磁共振相位信息提取系统。首先利用FPGA控制高速同步采样AD进行数据转换;然后经同步双口SRAM实现数据的高速缓存和同... 针对原子磁强计磁共振激励信号相位提取过程中,数据量大、实时性强、同步要求高等特点,设计了一种基于同步双口SRAM的磁共振相位信息提取系统。首先利用FPGA控制高速同步采样AD进行数据转换;然后经同步双口SRAM实现数据的高速缓存和同步读写;最后由DSP经外部中断触发定时读取缓存的数据,并进行数字锁相处理,提取相位信息。实验结果表明:该系统对频率为35~350kHz之间的正弦信号相位提取稳定度达到0.006°,满足原子磁强计静态噪声小于20pT的应用要求。 展开更多
关键词 原子磁强计 SRAM 同步采集 数字锁相
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一种数字锁相环的FPGA实现 预览
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作者 李荃 项顺祥 黄麟舒 《数字技术与应用》 2018年第2期83-84,共2页
本文介绍了一种数字锁相环的FPGA实现,简单介绍了锁相环的基本原理,并对每一模块的FPGA实现的设计进行了介绍,最后通过仿真验证了其性能。
关键词 数字锁相环 FPGA MODELSIM
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一种星间激光通信高速并行定时恢复算法设计 预览
6
作者 邵子金 冯磊 +1 位作者 张军 李国通 《电子设计工程》 2018年第21期86-89,94共5页
空间卫星激光通信的高数据速率导致传统的串行定时同步算法难以实现,对此,本文设计了一种基于Gardner定时误差检测的并行反馈数模混合定时同步算法,通过DDS和PLL混频的方式控制高速ADC的采样时钟相位,以实现高精度、高速率的符号定时同... 空间卫星激光通信的高数据速率导致传统的串行定时同步算法难以实现,对此,本文设计了一种基于Gardner定时误差检测的并行反馈数模混合定时同步算法,通过DDS和PLL混频的方式控制高速ADC的采样时钟相位,以实现高精度、高速率的符号定时同步。计算机仿真结果表明该并行算法在高速数据传输系统下具有良好的定时同步性能。 展开更多
关键词 Gardner定时误差检测 并行设计 数字锁相环
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基于FPGA的高性能程控数字移相器设计
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作者 陈智 闫璞 《自动化与仪器仪表》 2017年第2期51-52,55共3页
数字移相器是利用锁相环,将输出信号频率设置为输入信号频率的360倍,通过数值比较器、计数器进行移相角选择输入,通过D触发器、电子开关和门电路等进行四个象限选择,可实现0-360°范围内任意度数移相,最小步进为1°。本文基于F... 数字移相器是利用锁相环,将输出信号频率设置为输入信号频率的360倍,通过数值比较器、计数器进行移相角选择输入,通过D触发器、电子开关和门电路等进行四个象限选择,可实现0-360°范围内任意度数移相,最小步进为1°。本文基于FPGA和单片机技术设计了程控数字移相器。调试和运行结果表明系统结构更加简单,与传统移相器比较,设计的系统性能指有明显的改善。设计结果达到了预期的设计要求,实现了最小1°步进,0-360°范围内任意角度移相的功能。 展开更多
关键词 数字移相 程控 FPGA 锁相环 相位可调
放空火炬高频点火系统设计 预览
8
作者 周篷 蒋林 +2 位作者 杨高鹏 周龙 杨旭 《微型机与应用》 2017年第4期4-6,17共4页
针对传统放空火炬的高压电子点火系统电极易腐蚀的问题,提出了一种基于感应加热原理的新型点火系统。该电源系统的主拓扑为全桥谐振结构。通过检测负载电流与电压的相位差,利用脉冲频率调制(PFM)方式使电源工作频率实时跟踪锁定负... 针对传统放空火炬的高压电子点火系统电极易腐蚀的问题,提出了一种基于感应加热原理的新型点火系统。该电源系统的主拓扑为全桥谐振结构。通过检测负载电流与电压的相位差,利用脉冲频率调制(PFM)方式使电源工作频率实时跟踪锁定负载的固有频率,利用数字信号处理(DSP)在软件上实现数字锁相环,让电源工作在弱感性状态。基于TI公司的TMS320F28335控制芯片,搭建了点火系统的控制平台。仿真和实验结果表明,控制算法能够实现工作频率对固有频率的准确跟踪锁定,且在弱感性工作状态下,电源输出满足设计指标,具有较小的开关损耗。 展开更多
关键词 感应加热 串联谐振 DSP 数字锁相环 SABER
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超声电源频率自动跟踪的模糊控制算法研究 预览 被引量:3
9
作者 李夏林 刘雅娟 朱武 《应用声学》 CSCD 北大核心 2017年第2期135-141,共7页
针对大功率超声应用中工作频带窄、频率跟踪速度要求快的特点,提出将模糊控制智能算法和直接数字频率合成技术相结合的频率自动跟踪方案。依据经验归纳制定模糊控制器来快速跟踪工作频率,将驱动频率调节至谐振频率附近。随后只采用直... 针对大功率超声应用中工作频带窄、频率跟踪速度要求快的特点,提出将模糊控制智能算法和直接数字频率合成技术相结合的频率自动跟踪方案。依据经验归纳制定模糊控制器来快速跟踪工作频率,将驱动频率调节至谐振频率附近。随后只采用直接数字频率合成技术进行频率的微调节,使得电源频率工作在超声换能器的谐振频率点上。最后,通过在MATLAB软件以及实验测试对控制算法进行验证,表明本文算法具有可行性,能够实现对大功率超声波电源的频率自动跟踪。 展开更多
关键词 超声换能器 模糊控制 直接数字频率合成技术 锁相环
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原子钟两级驾驭算法及在建立GNSS时间基准中的应用 预览 被引量:2
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作者 伍贻威 龚航 +2 位作者 朱祥维 刘文祥 欧钢 《电子学报》 EI CAS CSCD 北大核心 2016年第7期1742-1750,共9页
本文提出了一种原子钟驾驭算法,方法是使用等价于Kalman滤波器加延迟器的数字锁相环(DPLL)。本文完整地推导了DPLL的闭环系统传递函数和闭环误差传递函数,给出了其实现结构,和每次的对于被驾驭原子钟的调整量,并给出了使DPLL输出... 本文提出了一种原子钟驾驭算法,方法是使用等价于Kalman滤波器加延迟器的数字锁相环(DPLL)。本文完整地推导了DPLL的闭环系统传递函数和闭环误差传递函数,给出了其实现结构,和每次的对于被驾驭原子钟的调整量,并给出了使DPLL输出信号的频率稳定度最优的参数选取方法。在此基础上,提出了使用两个这样的DPLL级联起来的二级驾驭算法。理论分析和仿真实验都表明:该算法相比传统原子钟驾驭算法,参数选取更容易,可以保证输出信号的频率稳定度最优;并保证输出信号与第一级的参考输入保持时间同步。该两级驾驭算法可以应用于设计锁相振荡器,即先用铯钟驾驭氢钟,然后再驾驭数控振荡器(NCO);也可以应用于建立 GNSS 时间基准,即先用 UTC (BSNC)驾驭产生BDT,然后再用BDT驾驭主控站主钟来产生BDT(MC)。 展开更多
关键词 原子钟驾驭 数字锁相环 KALMAN滤波器 频率稳定度
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基于快速傅里叶和小波变换的逆变数字锁相技术研究 被引量:4
11
作者 温亚东 王维俊 陈美伊 《自动化与仪器仪表》 2016年第1期140-142,共3页
目前数字锁相环已广泛应用于逆变器并联、并网系统中。离散傅里叶变换(DFT)可解决传统过零点检测中谐波带来的多零点问题,提高了锁相可靠性及控制精度,但无法直接测量同步信号的周期。小波变换能有效分离混杂信号中基波信息,已广泛应... 目前数字锁相环已广泛应用于逆变器并联、并网系统中。离散傅里叶变换(DFT)可解决传统过零点检测中谐波带来的多零点问题,提高了锁相可靠性及控制精度,但无法直接测量同步信号的周期。小波变换能有效分离混杂信号中基波信息,已广泛应用电力系统谐波分析。提出采用快速傅里叶和小波变换结合的一种改进逆变数字锁相方法:采用快速傅里叶变换(FFT)实现鉴相,通过小波变换得到基频同步信号的频率,修正鉴相过程,该方法有效改善了锁相环性能,并相比DFT提高了运算效率,仿真验证了该方法的可行性。 展开更多
关键词 数字锁相环 逆变 FFT 小波
X波段LFMCW雷达频率源的设计与实现 预览 被引量:3
12
作者 潘添翼 刘太君 +2 位作者 刘丽 陈薇 龙丹桂 《固体电子学研究与进展》 CAS CSCD 北大核心 2015年第6期526-530,共5页
设计并实现了一种X波段LFMCW雷达的频率源,通过使用DDS直接去激励PLL的技术,以AD9956和ADF4002为核心芯片,充分使用ADF4360-X等系列频率合成芯片,采用仿真设计软件ADS和ADIsimPLL完成了电路参数的设计,并讨论和分析了整个系统的相位噪... 设计并实现了一种X波段LFMCW雷达的频率源,通过使用DDS直接去激励PLL的技术,以AD9956和ADF4002为核心芯片,充分使用ADF4360-X等系列频率合成芯片,采用仿真设计软件ADS和ADIsimPLL完成了电路参数的设计,并讨论和分析了整个系统的相位噪声以及所需要考虑的一些问题。最后经过实验验证得到了本项目需要的频率为9.2~9.4GHz、频率步进25kHz、调制周期2.4ms、相位噪声-85dBc@100kHz的三角波调频信号。 展开更多
关键词 直接数字式频率合成器 锁相环 ADF4360-X 相位噪声 频率源 三角波调频信号
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基于ADF4350与AD9913的跳频频率合成器设计 预览 被引量:2
13
作者 胡丽格 《无线电工程》 2015年第9期65-67,共3页
很多系统对频率合成器的频率捷变性能和相位噪声特性提出了越来越高的要求。介绍了基于锁相环ADF4350与DDSAD9913的跳频频率合成器的设计与实现方法。通过对跳频理论与锁相环技术理论研究,以及对ADF4350锁相环内部结构进行分析,设计... 很多系统对频率合成器的频率捷变性能和相位噪声特性提出了越来越高的要求。介绍了基于锁相环ADF4350与DDSAD9913的跳频频率合成器的设计与实现方法。通过对跳频理论与锁相环技术理论研究,以及对ADF4350锁相环内部结构进行分析,设计了基于ADF4350与AD9913的900—4000MHz跳频频率合成器。测试结果表明,输出信号相位噪声优于-86dBe/Hz@10kHz,频率步进0.76Hz,频率转换时间优于175μs,频率合成器性能良好。 展开更多
关键词 频率合成 直接数字频率合成 锁相环 跳频
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储能系统用高频双向变流器的设计 预览 被引量:1
14
作者 莫青 姚俊 刘飞 《电气技术》 2014年第6期19-22,共4页
本文设计了一种适用于储能电池充放电的双向变流器。该变流器采用了基于d-q轴变换的软件数字锁相环方法和空间矢量脉宽调制技术,并对直流升降压电路进行了二重化处理以实现低纹波输出。实验结果表明,系统反应灵敏、锁相角度准确,变流器... 本文设计了一种适用于储能电池充放电的双向变流器。该变流器采用了基于d-q轴变换的软件数字锁相环方法和空间矢量脉宽调制技术,并对直流升降压电路进行了二重化处理以实现低纹波输出。实验结果表明,系统反应灵敏、锁相角度准确,变流器在电网交流侧和直流侧均能输出较好的波形。 展开更多
关键词 双向变流器 数字锁相 并网 控制方法
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基于DSP的中频感应加热电源频率跟踪技术研究 被引量:2
15
作者 高发亮 《电源世界》 2014年第8期26-30,共5页
为解决中频感应加热电源整流侧不控整流浪涌现象和可控整流网侧谐波污染大的问题,提出整流侧半控整流的方法,实现整流侧软启动和软关断;根据感应加热电源频率与相位差的关系,采用嵌入式控制器DSPTMS320LF2407A作为控制核心实现感应加热... 为解决中频感应加热电源整流侧不控整流浪涌现象和可控整流网侧谐波污染大的问题,提出整流侧半控整流的方法,实现整流侧软启动和软关断;根据感应加热电源频率与相位差的关系,采用嵌入式控制器DSPTMS320LF2407A作为控制核心实现感应加热电源数字锁相环DPLL分段进行频率跟踪的策略,并利用MATLAB进行仿真,样机和仿真分析结果验证设计方法可行。 展开更多
关键词 感应加热 整流软启动 数字锁相环 频率跟踪
一种测距系统的频率源设计 预览 被引量:4
16
作者 张冬 孙军 袁登荣 《现代雷达》 CSCD 北大核心 2013年第12期72-75,共4页
调频连续波测距技术对扫频信号的线性度和频率切换时间提出了较高的要求。K波段测距系统中的频率源大多以三角波信号控制压控振荡器的方式产生调频连续波。压控振荡器的非线性特性使得调频连续波的线性度较低,影响测距的精度。直接数... 调频连续波测距技术对扫频信号的线性度和频率切换时间提出了较高的要求。K波段测距系统中的频率源大多以三角波信号控制压控振荡器的方式产生调频连续波。压控振荡器的非线性特性使得调频连续波的线性度较低,影响测距的精度。直接数字频率合成器产生的调频信号频率分辨率高、线性度高、频率切换时间短。锁相环频率合成产生频率稳定度高、频谱纯度高的信号。该文采用直接数字频率合成和锁相环频率合成组合方式设计了一种频率源,并分析了频率源的性能参数,最后给出了测试结果。该频率源经实际使用达到了满意的效果。 展开更多
关键词 频率源 直接数字频率合成 锁相环 调频连续波
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基于DDS激励PLL宽带低杂散频率合成器 预览 被引量:5
17
作者 杨杰 杨光 +1 位作者 蒋国琼 宋烨曦 《太赫兹科学与电子信息学报》 2013年第5期757-761,共5页
在微波频段,为了实现小步进、低相噪的宽带频率合成器,常采用直接数字合成(DDS)激励锁相环(PLL)的方式,但要同时实现低杂散(特别是近端杂散)则相对困难。本文基于 DDS 低杂散技术进行了研究,并介绍一种改进的基于 DDS激励 PL... 在微波频段,为了实现小步进、低相噪的宽带频率合成器,常采用直接数字合成(DDS)激励锁相环(PLL)的方式,但要同时实现低杂散(特别是近端杂散)则相对困难。本文基于 DDS 低杂散技术进行了研究,并介绍一种改进的基于 DDS激励 PLL技术实现的宽带频率合成器,可有效改善杂散抑制指标。设计所得到频率合成器频率范围为4 GHz~8 GHz,步进为100 kHz,杂散抑制指标可以满足全频段≤-70 dBc。 展开更多
关键词 直接数字合成 杂散抑制 锁相环
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声表面波阅读器扫频信号源设计与实现 预览 被引量:1
18
作者 高智翔 陈智军 +2 位作者 黄鑫 张亦居 陈涛 《压电与声光》 CSCD 北大核心 2013年第4期473-477,共5页
声表面波阅读器分为基于时域采样和频域采样两种类型。在频域采样的声表面波阅读器实现过程中,性能良好的扫频信号源不可或缺。基于直接数字频率合成技术和锁相环频率合成技术设计了一个中心频率,扫频范围和步进频率都可控制调节的信号... 声表面波阅读器分为基于时域采样和频域采样两种类型。在频域采样的声表面波阅读器实现过程中,性能良好的扫频信号源不可或缺。基于直接数字频率合成技术和锁相环频率合成技术设计了一个中心频率,扫频范围和步进频率都可控制调节的信号源,并加入了功率放大电路对扫频信号进行放大。实际制作了信号源硬件电路,对单一频点、扫频信号和功率放大模块逐一进行了测试,并分析了频率点的锁定过程。测试结果表明,信号源实现了中心频率940MHz,扫频范围为933.75~946.25MHz步进频率为125kHz,功率为15dBm的设计目标。 展开更多
关键词 声表面波 阅读器 信号源 频域采样 扫频 直接数字频率合成 锁相环
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基于VHDL的数字锁相环设计及Modelsim仿真 预览 被引量:2
19
作者 赵玮 齐向东 《机械工程与自动化》 2013年第2期57-59,共3页
根据电力设备通信的同步性要求,提出了一种数字锁相环的设计方案。采用VHDL设计语言,运用Modelsim仿真软件进行设计,根据波形图深入分析了数字锁相环的工作过程以及变模K值对结果的影响,并在CPLD上实现数字锁相环的实际应用,得到... 根据电力设备通信的同步性要求,提出了一种数字锁相环的设计方案。采用VHDL设计语言,运用Modelsim仿真软件进行设计,根据波形图深入分析了数字锁相环的工作过程以及变模K值对结果的影响,并在CPLD上实现数字锁相环的实际应用,得到了较为理想的设计指标。 展开更多
关键词 VHDL 数字锁相环 MODELSIM CPLD 仿真
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A low power and small area all digital delay-locked loop based on ring oscillator architecture 被引量:1
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作者 ZHENG JiaPeng LI Wei +2 位作者 LU XueQing CHENG YuHua WANG YangYuan 《中国科学:信息科学(英文版)》 SCIE EI 2012年第2期 453-460,共8页
133500 MHz, 5.2 mW@500 MHz, 0.021 mm2 所有数字锁延期的环(ADDLL ) 被介绍。建议 ADDLL 的电源和区域减小被实现一个高频率戒指振荡器(ROSC ) 数参考钟以便在常规主人块的一个钟周期延期链和阶段察觉者不再被需要完成。建议 ADDLL... 133500 MHz, 5.2 mW@500 MHz, 0.021 mm2 所有数字锁延期的环(ADDLL ) 被介绍。建议 ADDLL 的电源和区域减小被实现一个高频率戒指振荡器(ROSC ) 数参考钟以便在常规主人块的一个钟周期延期链和阶段察觉者不再被需要完成。建议 ADDLL 比很常规的 DLL 有更好的免疫到 PVT (进程,电压,和温度) ,它不在锁住的进程以后更新控制词信号,自从控制发信号因为奴隶延期线在 256 个引用周期被更新。在 0.13 制作了嗯互补金属氧化物半导体过程,当输入信号的 RMS 神经质是 9.97 ps 时,测量 RMS 神经质是在 500 MHz 的 10.83 ps。 展开更多
关键词 环形振荡器 数字环路 低功耗 锁定 面积 CMOS工艺 基础 架构
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